2.4.3 工艺制程
由工艺规范确定的各个基本工序、相互关联及将其按一定顺序组合，构成图2-7所示的HV P-Well CMOS芯片结构的制程。为实现此制程，在P-Well CMOS（A）制程中，消去与引入部分基本工艺，不仅增加了制造工艺，技术难度增大，使芯片结构发生了明显的变化，而且改变了其制程，从而实现HV P-Well CMOS制程。
由多次氧化、光刻、杂质扩散、离子注入、薄膜淀积及溅射金属等各个基本工序构成芯片制程，形成了以下元器件及其杂质层、介质层和互连金属层。
（1）芯片中的各个元器件：HV NMOS、HV PMOS、P-Well电阻及Cs衬底电容等。
（2）这些电路元器件所需要的精确控制的硅中的杂质层：P-Well、PF、NF、CN+、沟道P型掺杂、DN-、DP-、N+、P+、N+Poly等。
（3）集成电路所需要的介质层：F-Ox、G-Ox、Poly-Ox、BPSG、LTO、Si3N4/PSG等。
（4）将这些电路元器件连接起来形成集成电路所需要的金属层：AlSi。
应用计算机，依据HV P-Well CMOS芯片制造工艺中各个工序的先后次序，把各个工序连接起来，可以得到制程。它由各个工序所组成，而工序则由各个工步来实现。根据设计电路的电气特性要求，选择工艺序号和工艺规范号，以便得到所需要的工艺参数和电学参数。
应用芯片结构技术，依据图2-7芯片剖面结构和制造工艺的各个工序，利用计算机和相应的软件，可以描绘出芯片制程中各个工序剖面结构，依照各个工序的先后次序连接起来，可以得到制程剖面结构，图2-8为其示意图。该图直观地显示出HV P-Well CMOS制程中芯片表面、内部元器件及互连的形成过程和结构的变化。
HV P-Well CMOS制程主要特点如下所述。
（1）较厚的场区氧化层，因此，选用场氧化的温度要合适。在合适的温度下，减小窄沟道效应，避免跨导下降，有利于提高电路性能。
（2）P场区和N场区需要分别进行11B+、31P+注入，以提高场区阈值电压。
（3）源漏区做同型双扩散，以形成N+/DN-或P+/DP-结构，来提高结的击穿电压。
制程中使用14次掩模，各次光刻确定了HV P-Well CMOS芯片各层的平面结构与横向尺寸。制程完成后确定了：
（1）芯片各层平面结构与横向尺寸；
（2）剖面结构与纵向尺寸；
（3）硅中的杂质浓度、分布及结深；
（4）电路功能和电气性能等。
芯片结构及尺寸和硅中杂质浓度及结深是制程的关键（参见附录 B-[20]）。它们与下列工艺参数有关：
（1）衬底硅电阻率；
（2）阱深度、掺杂浓度及其分布；
（3）场氧化层和栅氧化层厚度；
（4）有效沟道长度；
（5）源漏N+/DN-或P+/DP-结深度及其薄层电阻；
（6）器件的阈值电压、源漏击穿电压、跨导及漏电流等。
此外，CMOS两种阈值电压必须进行调节，以达到互相匹配的目的。
这里要指出，对于较高电压下工作的电路，场阈值电压UTFP、UTFN要求较高，为了防止由于N型衬底和P-Well区的场阈值电压较低而引起漏电流，可以采用N衬底的沟道阻断（截止）N+环和P-Well内的沟道阻断P+环，通过环区的高浓度N+及P+扩散层，使得在适当厚场的场区SiO2情况下得到较高的场阈值电压，这种带有沟道阻断环的P-Well CMOS工艺，加大了芯片面积，使集成度受到限制。
N-Well CMOS工艺结构是一种倒置的CMOS结构。它与P-Well CMOS工艺结构正好相反，是向P型硅中扩散形成一个用作PMOS管的N-Well。这时N型杂质浓度必须过补偿P型衬底的本底浓度。
N-Well CMOS采用与E/D NMOS相同的P型衬底材料制作NMOS管，采用离子注入形成的N-Well制备PMOS管，使用沟道离子注入调整两种沟道器件的阈值电压。
N-Well CMOS工艺比P-Well CMOS工艺具有许多明显的优点：
（1）工艺具有完全兼容性。与E/D NMOS工艺完全兼容，因此，可以在同一衬底（高阻P型硅）上实现NMOS/CMOS的集成。
（2）具有较高的性能。制备在轻掺杂衬底上的 NMOS管的性能得到了最佳化：保持了高的电子迁移率、低的N+结的寄生电容及衬底偏置效应，降低了漏结势垒区的电场强度，从而降低了电子碰撞电离所产生的电流等。
（3）具有“闩锁效应”的概率低。由于电子迁移率较高，因而 N-Well的寄生电阻较低；碰撞电离的主要来源——电子碰撞电离所产生的衬底电流，在 N-Well CMOS中通过较低寄生电阻的衬底流走，而在 P-Well CMOS中通过P-Well较高的横向电阻泄放，故产生的寄生衬底电压在 N-Well CMOS中比 P-Well要小。在 N-Well CMOS中寄生的纵向双极型晶体管是 PNP型，其电流增益较低；而在 P-Well CMOS中为NPN型，电流增益较高。所有这些因素均意味着，N-Well CMOS结构中产生“闩锁效应”的概率较P-Well低。
（4）简化工艺并有利于提高集成度。由于N-Well CMOS结构的工艺步骤较P-Well CMOS简化，故有利于提高集成度。由于磷在场氧化时，在 N-Well表面的堆积（分凝效应），因此对PMOS的场注入和隔离环可以省去。
N-Well CMOS集成电路采用高电阻率P型硅作为衬底。在该衬底中用磷离子注入加再扩散方法形成N-Well。NMOS管制作在P型硅衬底中，PMOS管制作在N-Well中，而N-Well制作在P型硅衬底中。高电阻率P型硅衬底降低了NMOS器件的结电容，有利于电路工作速度的提高。在硅衬底表面层几微米或更小的区域通过制程形成各种元器件并连接成集成电路，而衬底表面层以下厚的区域则作为基体。下面介绍各种N-Well CMOS集成电路制造技术。